DCDC带载异常本质与COT架构实战诊断指南

1. 项目概述为什么带载异常是DCDC设计里最让人头疼的“幽灵问题”“DCDC设计中的带载异常问题分析与解决”——这个标题背后藏着电源工程师职业生涯里最常被深夜电话叫醒、最常在产线被拉着蹲在示波器前反复抓波形、也最容易被误判为“软件bug”或“PCB虚焊”的一类典型故障。我干这行十一年经手过从3.3V/1A小功率LDO替代方案到48V/60A服务器供电模块的全类型DCDC项目带载异常出现的频次稳居所有电源类问题前三但它的复现率和定位难度常年霸榜第一。它不总表现为彻底宕机更多时候是轻载时纹波干净得像教科书一加到标称负载输出电压就悄悄往下掉50mV或者负载阶跃瞬间输出不是过冲就是下冲幅度大到让后级MCU直接复位更隐蔽的是某些工况下效率突然跌2%温升却没明显变化查遍所有参数都“正常”最后发现是电感在特定电流点发生了饱和边缘振荡。这些现象统称为“带载异常”。它不是某个元件坏了而是整个环路在动态负载下的隐性失配。关键词里的“cot架构dcdc”“dcdc的boot引脚串电阻计算”“dcdc电源的re问题”其实都是指向同一个核心当负载电流不再是静态值而是一个随时间剧烈变化的信号时DCDC的控制环路、功率级寄生参数、甚至PCB走线的ESL都会从“背景板”跳出来成为主角。这篇文章不讲泛泛而谈的“检查电容”“换电感”而是带你回到设计源头用实测数据还原一个真实案例——某款基于COT架构的12V转3.3V/10A DCDC模块在客户产线老化测试中每1000台就有3台在70%负载持续运行2小时后出现间歇性掉压。我们最终定位到的根因既不是芯片手册里明写的参数也不是BOM表上的料号而是一颗0402封装的BOOT电阻在高温高湿环境下其焊盘铜箔与FR4基材之间的微小分层改变了BOOT节点的高频阻抗进而扰动了COT比较器的参考阈值。这种细节只有亲手焊过200块不同版本PCB、调过50款不同品牌DCDC芯片的人才会在看到“带载异常”四个字时本能地去摸一摸BOOT电阻的温度。如果你正在为类似问题焦头烂额或者刚接手一个已量产但偶发失效的DCDC项目又或者正准备画第一版DCDC原理图——这篇文章里的每一个步骤、每一组实测数据、每一个被我踩过的坑都是可以直接抄作业的硬核经验。2. 带载异常的本质解构它从来不是单一故障而是系统级失配的显性爆发2.1 带载异常的四大典型表征与底层物理根源很多人把带载异常简单等同于“带不动负载”这是最大的认知误区。真正的带载异常是DCDC系统在动态负载应力下多个子系统之间耦合失衡的综合外显。我把它拆解为四类典型表征每一种背后都对应着截然不同的物理机制第一类稳态负载下的输出电压漂移非瞬态现象负载从空载逐步增加至满载输出电压呈现单调、缓慢的下降趋势例如3.3V标称输出在10A满载时实测仅3.24V且该偏差在负载稳定后不再变化。物理根源这几乎100%指向反馈网络的热漂移或分压电阻的TCR温度系数失配。常见于使用1%精度但TCR高达±200ppm/℃的普通厚膜电阻构成的FB分压网络。当10A电流流过功率MOSFET和电感时局部温升可达60℃以上若上臂分压电阻接VOUT端和下臂电阻接地端的TCR符号相反或数值差异过大分压比就会随温度单向偏移。我曾遇到一个案例上臂用的是±100ppm/℃的电阻下臂用了±200ppm/℃的结果满载温升后等效分压比变化了0.8%直接导致输出电压下移26mV。这不是环路问题而是基准源本身的“尺子”变长了。第二类负载阶跃响应中的过冲/下冲瞬态现象负载电流在纳秒至微秒级内发生大幅跳变如CPU核心从idle到burst输出电压出现尖峰过冲100mV或深谷下冲-150mV恢复时间超过数据手册标称的50μs。物理根源这是输出电容的ESR/ESL与控制环路带宽的协同失效。COTConstant On-Time架构对此尤其敏感。COT的核心是用输出电压纹波本身作为控制比较器的斜坡信号一旦输出电容的ESL过大比如多颗陶瓷电容并联时PCB走线电感未优化在负载突变瞬间ESL会阻碍电流快速建立导致VOUT在极短时间内被“抽空”这个陡峭的下降沿被COT比较器误判为需要极大占空比从而触发过长的导通时间造成后续过冲。这里的关键矛盾在于你选了一堆低ESR的X7R电容却忽略了它们焊盘到电源平面之间的那段2mm长、0.2mm宽的走线其ESL轻松达到0.5nH而10A/ns的di/dt会产生0.5V的感应电压这已经远超COT比较器的迟滞电压。第三类特定负载点的振荡或亚谐波振荡现象在某个精确的负载电流区间如4.2A~4.8A输出电压出现持续的100kHz~500kHz正弦振荡幅度随负载微调而剧烈变化示波器上看像“呼吸”一样。物理根源这是功率级LC谐振频率与控制环路零极点发生意外对齐的结果。以Buck拓扑为例其功率级本身有一个由电感L和输出电容C决定的LC谐振频率f_res 1/(2π√(LC))。当这个f_res恰好落入控制环路的穿越频率fc附近通常fc设计在f_res的1/5~1/10环路相位裕度会急剧恶化。而COT架构由于没有传统误差放大器其环路特性更依赖于输出电容的ESR零点。如果选用的电容ESR过低如使用大量POSCAP或固态电容ESR零点频率f_zesr 1/(2π×ESR×C)会被推高可能直接与f_res重叠形成正反馈闭环。我调试过一款用470μF固态电容的模块f_zesr算出来是120kHz而实测f_res是118kHz两者咬合一上电就自激。第四类间歇性、环境依赖型失效现象故障只在高温65℃、高湿85%RH或特定输入电压如Vin11.2V下出现且表现为随机掉压、重启示波器单次捕捉困难。物理根源这往往指向PCB级寄生参数的环境敏感性。最经典的例子就是BOOT电路。COT芯片的BOOT引脚需要通过一颗外部电阻Rboot连接到SW节点为高边MOSFET驱动提供浮动电源。Rboot的取值有严格公式Rboot (Vboot_min - Vdd) × Cboot / Iq_boot其中Iq_boot是芯片内部BOOT电荷泵的静态电流。但这个公式假设Rboot是理想电阻。现实中0402或0603封装的Rboot其焊盘铜箔在高温高湿下会发生微米级的Cu迁移或界面分层导致其高频阻抗在10MHz以上频段发生不可预测的跳变。这个跳变会污染BOOT节点的电压波形使高边驱动信号出现毛刺最终反映为SW节点振荡传导至VOUT。这种失效用常温常湿下的万用表和示波器根本测不出来必须做HAST高度加速温湿度应力试验才能复现。提示判断带载异常类型第一步永远不是换器件而是用示波器的“单次触发高分辨率存储深度”功能捕获VOUT在负载跳变瞬间的完整波形并同步测量SW节点和BOOT节点。四种表征的波形特征完全不同这是定位的黄金起点。2.2 COT架构为何是带载异常的“重灾区”控制逻辑的双刃剑效应当前中低压大电流DCDC市场COT恒定导通时间架构的占比已超60%因为它天生具备极快的瞬态响应速度无需复杂补偿BOM成本低。但正是这些优点让它对“带载异常”异常脆弱。理解COT的控制逻辑是解决所有问题的前提。COT的核心思想极其朴素每次SW节点从高电平跳变到低电平时即高边MOSFET关断启动一个固定时长的“导通计时器”当计时器结束立刻打开高边MOSFET开始下一个周期。这个固定导通时间Ton决定了最低开关频率而实际开关频率则由负载和输入电压动态决定负载越重VOUT下冲越快SW节点低电平时间越短因此开关频率越高。它的“快”源于完全摒弃了传统电压模式或电流模式中需要误差放大器积分、比较的延迟环节。但这个“快”带来了三个致命的耦合点耦合点一VOUT纹波即控制信号COT不需要外部斜坡补偿它直接用VOUT的AC纹波主要是电感电流在ESR上产生的压降作为比较器的“斜坡”。这意味着输出电容的任何非理想特性都会被1:1地注入到控制环路中。如果电容ESR不稳定如电解电容老化、ESL过大布局不佳、或者容值在温度/电压下严重衰减如X7R陶瓷电容在直流偏压下容量损失超50%那么这个“斜坡”就不再是干净的三角波而是一个畸变的、幅值飘忽的信号。控制环路基于这个畸变信号做决策输出自然异常。耦合点二BOOT电容的“能量银行”角色COT芯片的高边驱动需要一个悬浮电源由BOOT电容Cboot提供。Cboot在每次SW节点拉低时通过Rboot从VDD充电在SW节点拉高时为高边驱动放电。Cboot的容量和Rboot的阻值共同决定了高边驱动的“续航能力”。当负载突增高边MOSFET需要更长时间导通以维持VOUTCboot的放电时间就被拉长。如果Cboot太小或Rboot太大Cboot电压会在一个周期内跌落过多导致高边驱动欠压MOSFET无法完全导通RDSON增大产生额外压降和发热形成恶性循环。这就是为什么“dcdc的boot引脚串电阻计算”不是一个可有可无的步骤而是关乎系统鲁棒性的生死线。耦合点三无补偿环路的“零容忍”特性传统电压模式DCDC可以通过调整补偿网络RC网络来“钝化”环路牺牲一点速度换取稳定性。COT没有这个缓冲区。它的稳定性完全依赖于输出电容的ESR所自然形成的零点。这个零点必须位于环路穿越频率fc之前以提供足够的相位提升。一旦你为了追求低纹波而盲目堆砌低ESR电容或者为了节省成本而选用ESR过高的电解电容这个关键的零点位置就会失控环路要么振荡要么响应迟钝带载异常便随之而来。注意COT芯片的数据手册里关于“推荐输出电容”的表格其核心参数永远是“最小ESR”和“最大ESL”而不是“最小容值”。很多工程师只盯着容值却忽略了ESR/ESL这两项这是绝大多数COT带载异常的起点。3. 实操诊断全流程从现象到根因的七步法附真实波形与计算3.1 第一步精准复现与现象归类耗时15分钟这是最枯燥也最关键的一步。90%的工程师在这里就错了——他们用电子负载的“CC模式”直接打到满载然后看VOUT是否跌落。这只能验证“带不动”无法复现“带载异常”。正确做法是模拟真实应用场景的负载谱。以我处理的那个12V转3.3V/10A模块为例客户的应用是工业PLC的CPU供电其负载电流谱如下Idle0.5A持续100msBurst8.5A脉宽200μs占空比5%重复频率1kHzTransition电流在0.5A ↔ 8.5A之间切换上升/下降时间100ns由CPU内部开关管决定我的复现步骤用两台高速电子负载Keysight N6705B并联一台设为CC模式输出0.5A另一台设为Pulse模式输出8.5A/200μs脉冲。用示波器Keysight DSOX6004A的数字通道将PLC的CPU时钟信号接入作为外部触发源确保每次脉冲都与CPU时序严格同步。将VOUT、SW、BOOT三个信号接入示波器设置为“单次触发”存储深度开到最高100Mpts时间基准设为2μs/div以便清晰捕捉200μs脉冲内的所有细节。关键技巧不要只看VOUT。SW节点的波形才是真相的“X光片”。一个健康的SW在负载跳变时其下降沿高边关断和上升沿低边关断应该是干净、陡峭的。如果看到SW在下降沿后出现持续数10ns的“平台期”或“振铃”那基本可以锁定是BOOT驱动不足或PCB Layout的SW节点环路电感过大。3.2 第二步VOUT纹波深度解析耗时30分钟拿到VOUT波形后不要急着下结论。用示波器的FFT功能对VOUT在Idle和Burst两种状态下的纹波进行频谱分析。Idle状态纹波应是一个以开关频率如500kHz为中心的窄带谱幅度10mVpp。如果Idle纹波就很大20mVpp说明输入滤波、PCB电源地平面或芯片内部LDO有问题与带载无关需先排除。Burst状态纹波重点观察两个频段低频段1kHz~100kHz这是负载脉冲基频及其谐波。如果此处出现异常尖峰说明输出电容的容值不足以支撑该脉冲能量需要增大Cout。高频段1MHz~10MHz这是SW节点振铃通过电容ESL耦合过来的噪声。如果此处能量显著高于Idle状态说明SW节点的环路包括MOSFET、电感、Cout、GND存在严重的EMI路径根源在Layout。真实案例计算在我们的模块中Burst状态下VOUT在3.2MHz处出现一个-25dBm的尖峰而Idle状态下该频点是-60dBm。这35dB的差值意味着噪声能量放大了3160倍我立刻用近场探头扫描PCB发现SW节点到Cout负极的走线绕了一个不必要的90度弯形成了一个小型环形天线。将其改为直线后该尖峰消失VOUT下冲幅度从-210mV改善到-85mV。3.3 第三步BOOT电路专项测量耗时45分钟这是COT架构带载异常的“命门”。必须脱离万用表用示波器直接测量BOOT节点对地的电压波形。测量要点探头必须使用≤1GHz带宽的无源探头并启用探头的“1X”档而非10X因为10X档的输入电容~15pF会严重加载BOOT节点导致测量失真。将探头地线夹就近焊接到BOOT电容的GND焊盘上绝对禁止使用探头标配的长地线弹簧夹那会引入数nH的额外电感让波形面目全非。触发源设为SW节点的下降沿高边关断时刻观察BOOT电压在随后一个周期内的充放电过程。健康波形特征在SW为低电平时高边关断BOOT电压应平稳上升斜率由Rboot和Cboot决定无明显过冲或振荡。在SW跳变为高电平时高边导通BOOT电压应平稳下降下降斜率由Cboot放电电流决定最低点Vboot_min应 芯片规定的最小驱动电压如4.5V。故障波形与根因Vboot_min过低表现为BOOT电压在每个周期末尾都跌落到接近VDD。根因Cboot太小或Rboot太大。计算验证实测Cboot100nFRboot10ΩVDD5V芯片Iq_boot1mA。理论Vboot_min VDD - Iq_boot × Rboot 5V - 0.001A × 10Ω 4.99V。但实测只有4.3V说明Rboot的实际阻值远大于10Ω怀疑是焊盘接触不良或Rboot本体失效。BOOT电压振荡在SW跳变瞬间BOOT电压出现高频10MHz振铃。根因BOOT走线过长或未做包地处理形成了LC谐振回路。解决方案是缩短走线并在其两侧铺满GND铜皮。3.4 第四步输出电容ESR/ESL实测与建模耗时1小时数据手册上的ESR/ESL是典型值且是在25℃、100kHz下测得。实际工作在高温、高频、大电流下参数会漂移。必须实测。ESR实测法简易用LCR表如Keysight E4980AL在100kHz、0.5Vrms偏置下测量单颗电容的ESR。将所有并联的电容焊下分别测量记录每颗的ESR。计算并联总ESR1/ESR_total Σ(1/ESR_i)。注意不能简单用标称值相加必须实测因为同一料号不同批次的ESR差异可达30%。ESL估算法工程级 ESL主要由电容焊盘、过孔、走线决定。一个0603陶瓷电容其本体ESL约0.3nH但焊盘和走线会贡献额外的0.5~1.5nH。估算公式ESL_total ≈ ESL_body 0.5 × (L_trace L_via)其中L_trace是电容正负极焊盘到电源/地平面的走线电感单位nHL_via是过孔电感单个过孔约0.5nH。对于我们的模块Cout由4颗100μF/6.3V X7R电容并联每颗焊盘到电源平面走线长3mm宽0.3mm查表得L_trace≈0.8nH单个过孔L_via0.5nH故单颗ESL≈0.30.5×(0.80.5)0.95nH。4颗并联后ESL_total≈0.95nH/4≈0.24nH。建模验证将实测的ESR_total和ESL_total代入SPICE模型如LTspice搭建一个简化的Buck功率级输入Vin12V负载电流用PWL源模拟0.5A→8.5A阶跃。仿真VOUT波形与实测波形对比。如果仿真下冲幅度与实测相差20%说明模型不准需回头检查ESR/ESL测量或Layout寄生参数。3.5 第五步环路稳定性扫频测试耗时2小时这是最专业的一步需要网络分析仪如Keysight E5061B或专用环路分析仪如Bode 100。目的是获取环路的波特图看相位裕度PM和增益裕度GM。COT环路注入点由于COT没有传统误差放大器不能在FB节点注入。标准方法是在VOUT和FB分压网络之间串联一个10Ω的小电阻将交流扰动信号注入到这个电阻上。关键参数解读穿越频率fc增益曲线穿过0dB的频率。COT的fc通常在100kHz~1MHz。fc过高抗噪性差fc过低瞬态响应慢。相位裕度PMfc处的相位与-180°的差值。PM 45°系统易振荡PM 60°系统稳健。COT的PM强烈依赖于输出电容ESR零点。ESR零点频率f_zesr应位于fc的1.5~2倍频处。如果f_zesr fcPM会严重不足。真实数据我们模块的实测fc320kHzPM38°f_zesr180kHz。显然f_zesr太低拖累了PM。解决方案不是降低fc会牺牲速度而是提高f_zesr即增大ESR。我们没有换电容而是在原有的4颗100μF电容旁并联了一颗10μF/16V的固态电容其ESR约为5mΩ远高于X7R的2mΩ使总ESR从3.2mΩ提升到3.8mΩf_zesr从180kHz提升到210kHzPM改善到52°VOUT下冲从-210mV降至-120mV。3.6 第六步PCB级寄生参数逆向排查耗时3小时当以上五步都未找到根因问题大概率出在PCB。这不是玄学而是有迹可循。三大高危区域BOOT走线长度5mm或未包地或与SW、VOUT等高频节点平行走线2mm。SW节点环路指高边MOSFET漏极 → 电感L1 → Cout正极 → Cout负极 → 低边MOSFET源极 → GND → 高边MOSFET源极即SW节点形成的闭合环路。这个环路面积越大ESL越大EMI越强。我们的模块中这个环路面积实测为85mm²远超推荐的20mm²。GND分割功率地PGND和信号地AGND被一条细走线或0Ω电阻连接导致大电流回流路径受阻在AGND上产生压降干扰FB分压网络。排查工具用热成像仪FLIR E8在模块满载运行时扫描PCB热点往往指向寄生参数异常的位置。例如BOOT电阻异常发热说明其功耗远超设计值暗示其阻值漂移或驱动电流异常增大。3.7 第七步环境应力强化验证耗时24小时最后一步是把前面所有怀疑点放到最严酷的环境下验证。这不是为了“撞运气”而是为了确认根因的环境敏感性。标准流程将待测模块放入温湿度试验箱如ESPEC SH-241设置为85℃/85%RH持续168小时7天。每24小时自动运行一次完整的负载谱测试Idle→Burst→Idle并记录VOUT波形。对比第1小时和第168小时的波形看下冲幅度、恢复时间、振荡频率是否有统计学意义上的漂移。结果解读如果漂移显著如VOUT下冲从-120mV恶化到-180mV说明存在材料级失效如电容老化、PCB板材吸湿、焊点金属间化合物IMC生长。如果无漂移则问题大概率是设计余量不足而非制造缺陷。在我们的案例中第168小时的测试显示VOUT下冲恶化了40mV且SW节点振铃频率从3.2MHz漂移到2.8MHz。这直接指向了PCB板材——我们使用的普通FR4在高湿下介电常数升高导致SW走线的特性阻抗下降反射增强。最终我们将关键SW走线区域的板材升级为高频低吸湿的Megtron-6问题彻底解决。4. 根治方案与设计守则从“救火”到“防火”的系统性思维4.1 BOOT电路的黄金设计守则COT架构专属BOOT电路是COT的“心脏起搏器”其设计容不得半点马虎。以下是我在无数个项目中总结出的、经过量产验证的硬性守则守则一Rboot阻值必须“宁小勿大”Rboot的理论计算值只是一个起点。实际应用中必须在此基础上打一个安全系数。我的经验是最终选用的Rboot其阻值不应超过理论计算值的70%。例如计算得Rboot10Ω则实选应≤7Ω。理由很简单Rboot的阻值会随温度升高而增大铜的TCR为3900ppm/℃而COT芯片的Iq_boot也会随温度升高而增大。两者叠加会导致Vboot_min在高温下加速跌落。选用更小的Rboot相当于给这个衰减过程预留了缓冲空间。守则二Cboot容量必须“按需冗余”Cboot的最小容量由公式Cboot_min (I_drive × Ton_max) / ΔVboot决定其中I_drive是高边驱动峰值电流查芯片手册Ton_max是最大导通时间由最低Vin和最高VOUT决定ΔVboot是允许的BOOT电压跌落通常取0.5V。但这个公式给出的是“理论最小值”。我的实践是实选Cboot ≥ 1.5 × Cboot_min。冗余的0.5倍是用来吸收SW节点振铃通过Rboot耦合进来的高频噪声。没有这个冗余BOOT电压波形就会毛刺丛生。守则三物理布局必须“三位一体”Rboot、Cboot和芯片的BOOT/SW引脚必须构成一个密不可分的“铁三角”Rboot必须是0402或0201封装直接焊在芯片BOOT引脚旁边其另一端直接连到Cboot的正极焊盘。Cboot必须是低ESL的陶瓷电容X5R或X7R正极焊盘紧贴Rboot负极焊盘必须通过至少两个过孔直接连接到芯片的PGND焊盘。SW引脚到Cboot正极的走线必须是最短、最宽≥0.5mm的直线且全程包地。任何90度拐角、过孔、分支都是禁忌。注意我见过太多项目把Cboot放在PCB背面用过孔连接。这是自杀行为。过孔的电感会与Cboot形成谐振让BOOT电压在SW跳变时剧烈振荡。Cboot必须与芯片同面且距离2mm。4.2 输出电容选型与布局的“反直觉”策略工程师的直觉往往是“电容越多越好容值越大越好”。但在COT设计中这恰恰是带载异常的温床。正确的策略是“精准匹配结构优先”。策略一放弃“单一主力电容”采用“三级电容体系”一级主力4~6颗中等容值22μF~47μF、中等ESR5~10mΩ、低ESL0603或0805的X7R陶瓷电容。它们提供主要的储能和中频滤波其ESR用于构建COT环路所需的零点。二级高频2~4颗小容值1μF~10μF、超低ESR2mΩ、超低ESL0402的X5R陶瓷电容紧贴SW节点和Cout正极焊盘放置。它们专攻10MHz以上的高频噪声吸收SW振铃能量。三级低频/容值1颗大容值100~470μF、稍高ESR20~50mΩ的固态电容或聚合物铝电解电容放在远离SW节点的电源输出端口附近。它负责应对毫秒级的负载暂态其稍高的ESR反而能稳定环路。这个体系的好处是它人为地在环路中植入了多个、分布在不同频段的零点避免了单一电容ESR零点与LC谐振峰的危险对齐同时兼顾了各频段的滤波需求。策略二布局的“环路面积最小化”铁律所有输出电容的摆放只有一个目标将“SW → Cout → Cout- → PGND → SW”这个电流环路的面积压缩到极致。具体操作将所有一级、二级电容全部放置在SW节点焊盘的同一侧通常是右侧并排排列。Cout焊盘与SW焊盘之间用≥0.5mm宽的铜皮直连中间不经过任何过孔或拐角。Cout-焊盘必须有≥2个直径≥0.3mm的过孔且这两个过孔必须紧挨着Cout-焊盘并直接连接到芯片下方的PGND铜皮。绝不能先走线到远处的GND焊盘再打过孔。策略三ESR不是越低越好而是“恰到好处”COT环路的稳定性要求ESR零点f_zesr位于fc的1.5~2倍频。因此ESR的选择必须与fc联动。我的计算模板如下目标fc 0.3 × f_sw f_sw为标称开关频率 目标f_zesr 1.7 × fc 目标ESR 1 / (2π × f_zesr × Cout_total)例如f_sw1MHz则fc300kHzf_zesr510kHz若Cout_total200μF则目标ESR 1/(2π×510e3×200e-6) ≈ 1.56mΩ。这就意味着你不能全用ESR1mΩ的电容而应该混用一部分ESR2mΩ的电容让总ESR落在1.5~1.7mΩ区间。4.3 PCB Layout的七条“高压线”触碰即炸Layout是DCDC设计的“最后一公里”也是带载异常的终极放大器。以下七条是血泪教训凝结的红线SW走线是“高压线”绝不许与其他任何信号线平行走线超过1mm。SW是全板最高dv/dt节点其辐射是VOUT噪声的主要来源。必须将其单独布在一层两侧用GND铜皮完全包住包地铜皮宽度≥走线宽度的3倍。PGND和AGND的连接点必须是“单点”且“强壮”。用一个≥2mm×2mm的矩形铜皮将PGND和AGND焊盘直接桥接上面打不少于4个0.3mm过孔。绝不能用0Ω电阻或细走线连接那会成为大电流回流的瓶颈。FB分压网络必须是“禁区”。上臂电阻接VOUT和下臂电阻接GND必须使用0402或0201封装并紧贴芯片FB引脚焊接。FB走线必须全程包地且长度2mm。FB网络下方的PCB层必须是完整的GND铜皮不允许有任何走线穿过。输入电容Cin的回路面积必须小于输出电容Cout回路面积的50%。Cin负责吸收来自前端电源的纹波其环路Vin → Cin → Cin- → PGND → Vin的面积越小输入噪声耦合到SW节点就越少。通常Cin应放在芯片的Vin和GND引脚之间用最短的铜皮连接。电感下方的PCB层必须是完整的PGND铜皮且不允许有任何信号线穿过。电感是磁场源其下方的GND铜皮是磁通的“短路