第三讲【英飞凌Traveo II-T2G控制器GPIO配置】

TRAVEO™ T2G GPIO 结构特点、使用方法与注意事项编制依据：AN220193《GPIO usage setup in TRAVEO T2G family》Rev.*F（2024-08-27）TRAVEO T2G Body Controller Entry Architecture TRM（002-19314 Rev.*J）第 22 章 I/O SystemCYT2B7 Datasheet（002-18043 Rev.*L）第 3.4 节、第 11~13 节、第 26.5 节通用内容适用于 T2G 全家族 CYT2/CYT3/CYT4；型号专属信息以CYT2B75CAE（100-LQFP）为例。寄存器/IP 层一致，具体引脚复用随型号封装不同，须查对应数据手册。一、GPIO 主要特点特性说明模拟 + 数字复用同一引脚可作数字输入、数字输出、模拟输入，或组合（同时使能输入 + 输出即双向）8 种驱动模式High-Z、电阻上拉、电阻下拉、开漏下拉、开漏上拉、强驱动、电阻上下拉、SMC 专用（DRIVE_MODE=1保留禁用）独立读/写寄存器输出OUT/OUT_SET/OUT_CLR/OUT_INV，输入IN，读写分离，可直接位操作无需 read-modify-write压摆率控制CFG_OUT.SLOW可选 Fast/Slow，降低 EMI/串扰（仅 GPIO_ENH 端口支持 SLOW 位；STD 端口靠驱动强度调节）4 档驱动强度Full / Full / 1/2 / 1/4（CFG_OUT.DRIVE_SEL[1:0]）HSIOM 高速 I/O 矩阵每引脚 32 选 1 复用：GPIO+ACT_0~15（Active 域）+DS_0~7（DeepSleep 域）+ AMUX 模拟总线全引脚边沿中断上升沿/下降沿/双边沿，每端口一个中断向量；支持 Sleep/DeepSleep 唤醒50 ns 毛刺滤波器每端口一个，由FLT_SEL选接入引脚，带独立边沿检测Hold/Frozen 模式DeepSleep/Hibernate 下锁存输出状态和配置输入阈值可选CMOS / TTL / Automotive（Automotive 阈值更高、抗扰强），均带迟滞Smart I/O端口级可编程逻辑（8×LUT3 + Data Unit），实现 AND/OR/XOR/取反/引脚路由/计数/数字滤波，无需 CPU，支持所有功耗模式（Hibernate 除外）宽电压/5V 容忍VDDIO 范围 2.7~5.5 V；多电源域（VDDD/VDDIO_1/VDDIO_2）内置电平转换多类 I/O 单元GPIO_STD、GPIO_ENH、HSIO_STD/ENH（高速接口）、GPIO_SMC二、结构2.1 端口组织GPIO 按端口分组，每端口最多 8 位，记为Px.y（x=端口号，y=引脚号 0~7）。CYT2B7 家族最多 152 个可编程 I/O；CYT2B75CAE（100-LQFP）实际引出约 79 个 GPIO（详见第五章）。2.2 单引脚 I/O 单元架构Pin ──┬── ESD 钳位二极管（到 VDDIO/VSS） ├── 输入缓冲（CMOS/TTL/Automotive + 迟滞）──→ HSIOM ──→ IN 寄存器 / 外设 / 边沿检测 └── 输出驱动器 ←── HSIOM（OUT/OUT_EN 来源选择） ├── Drive Mode（8 种） ├── Slew Rate（Fast/Slow） └── Drive Sel(Full / 1/2 / 1/4)模拟外设（SAR ADC 等）直连引脚或经 AMUXBUS A/B，不经过数字输出驱动器。所有IO都可以连接到AMUXBUS总线，也就是代表复用功能中没有直接连接到ADC的IO，也可以用作ADC的输入通道，缺点是没有直连功能的性能好。输出使能OUT_EN由 HSIOM 连接决定，用户不可直接配：GPIO 模式下 OUT_EN=1；外设模式下由外设控制。配置寄存器在 DeepSleep 下保持，Hibernate 下复位为默认值；进入 DeepSleep/Hibernate 时 I/O 单元自动 hold/freeze 配置。2.3 HSIOM 复用矩阵寄存器HSIOM_PRTx_PORT_SEL0/1（每引脚 5 bit；pin0~3 在 SEL0，pin4~7 在 SEL1）。选择 0 = GPIO（OUT寄存器控制）；8~27 = ACT_0~15（Active 域外设）；1215、2831 = DS_0~7（DeepSleep 域外设）。具体引脚能连哪些外设引脚相关，须查数据手册 Alternate Function 表或设备头文件（如gpio_cyt2b7_100_lqfp.h）。2.4 中断结构每端口一个中断向量，端口内多引脚中断相 OR；ISR 中读INTR_MASKED确定具体引脚。中断产生独立于 HSIOM 配置，不用时必须清EDGEy_SEL=00以免误触发。多端口可再 OR 成一个向量，通过GPIO_INTR_CAUSEx查中断端口。属 DeepSleep 功能中断，可唤醒 CPU。T2G 的所有 IO 都支持中断，即有多少个 IO 就有多少外部输入中断。2.5 Smart I/O（可选特性）位于 HSIOM 与 I/O Port 之间，每端口一个实例（CYT2B7 共 5 个）。组成：时钟/复位选择 + 双触发器同步器 +8 个三输入 LUT3（组合/带触发器/门控输出）+1 个 8 位 Data Unit（递增/递减/移位/AND_OR/多数表决滤波）。4 种信号路径：端口 I/O 自治逻辑、HSIOM 信号自治逻辑、HSIOM→引脚后处理、引脚→HSIOM 前处理。时钟源：引脚输入、HSIOM 信号、PCLK_SMARTIO（Active/Sleep）、clk_lf 40 kHz（DeepSleep）。2.6 关键寄存器组寄存器功能GPIO_PRTx_CFG驱动模式DRIVE_MODEy[2:0]+ 输入使能IN_ENyGPIO_PRTx_CFG_IN/CFG_IN_AUTOLVL输入阈值 VTRIP（CMOS/TTL/Automotive）GPIO_PRTx_CFG_OUT压摆率SLOWy+ 驱动强度DRIVE_SELy[1:0]GPIO_PRTx_OUT/OUT_SET/OUT_CLR/OUT_INV输出数据/置位/清零/取反GPIO_PRTx_IN引脚实际电平（只读）GPIO_PRTx_INTR_CFG边沿选择EDGEy_SEL+ 毛刺滤波引脚FLT_SELGPIO_PRTx_INTR/INTR_MASK/INTR_MASKED/INTR_SET中断标志/屏蔽/屏蔽后状态/软件触发HSIOM_PRTx_PORT_SEL0/1引脚复用选择SMARTIO_PRTx_*Smart I/O 控制/路由/LUT/DU三、使用方法3.1 初始化流程（SDLCy_GPIO_Pin_Init，9 步）设初始输出电平 →OUT_SET/OUT_CLR（输入引脚可跳过）配 HSIOM 复用 →PORT_SEL0/1（配完 HSIOM 端口即激活输出）配输入缓冲阈值 →CFG_IN.VTRIP_SEL配压摆率 →CFG_OUT.SLOW配驱动强度 →CFG_OUT.DRIVE_SEL配驱动模式 →CFG.DRIVE_MODE配中断边沿 →INTR_CFG.EDGEy_SEL清中断标志 →INTR.EDGEy（清之前需先 AHB 读INTR）配中断屏蔽 →INTR_MASK.EDGEy配置结构体：cy_stc_gpio_pin_config_tcfg={.outVal=0,// 初始输出.driveMode=CY_GPIO_DM_STRONG_IN_OFF