国产FPGA安路EG4S20开发板实战：从工具链搭建到流水灯设计

最近开始折腾安路EG4S20这块国产FPGA开发板。之前一直在用国外某家的工具链软件体积动辄几十个GB综合一个小工程都要等半天笔记本风扇转得跟飞机起飞似的。想着国产FPGA这几年进步挺大就拿这块板子当个补充学习平台顺便把国产工具链也摸一遍。买的时候没抱太大期望毕竟价格摆在那结果开箱插电、跑通第一个工程的体验比想象中顺不少。这篇是学习记录的第一篇目标很明确把EG4S20能干什么、开发环境怎么搭、第一个工程怎么从头到尾跑通完整记录一遍。不管你是零基础想入门FPGA还是用过Xilinx/Intel平台想切国产工具的这篇都可以当个参考省得在一堆零散资料里翻来翻去找答案。EG4S20这块板子的上手成本比我想象的低TD工具链没有一堆花里胡哨的选项编译速度快大概一顿饭的功夫就把流水灯点起来了。当然便宜板子也有不少讲究下面一一说清楚。1. 板卡选型与硬件资源解读1.1 为什么选安路EG4S20而不是其他FPGA入门常见的路子是Xilinx的Artix-7或者Intel的Cyclone IV教程多、资料全这是事实。但我选安路EG4S20有我的理由不是情怀就是预算和需求摆在那。首先是价格国产FPGA开发板的整体成本比国外方案低不少作为个人学习投入这个差价真的能感受到。EG4S20在安路Eagle系列里属于性价比比较高的型号逻辑规模不大不小刚好卡在入门和进阶的中间档位。其次是资源结构。EG4S20这颗芯片内置了SDRAM控制器和SDRAM颗粒这一点在入门级芯片里相当厚道。做过图像或者数据缓存相关设计的人都知道FPGA内部那点Block RAM永远不够用内置SDRAM意味着你可以直接拿它做帧缓冲、数据暂存不用一上来就折腾外部DDR——外部DDR的布线和对时序的要求对新手来说往往是劝退级别的存在。第三是工具链。安路TDTang DynastyIDE是免费的界面风格和操作逻辑跟早年Quartus那一代工具非常接近没有Vivado那种厚重感也没有复杂的IP授权流程对国内学习者非常友好。综合、布局布线、下载、在线调试这些核心功能一个不少。1.2 板卡资源实物盘点我手上这块板子的布局从左到右大致是USB供电和下载接口、4个用户LED、4个独立按键、一个四位数码管、一个蜂鸣器、一个50MHz有源晶振剩下的就是两排引出到外面的IO排针。麻雀虽小五脏俱全最基础的FPGA外设都齐了日常练习完全够。这里特别说一下IO排针。FPGA开发板的排针和STM32、ESP32这些ARM开发板的排针从外观上看很像但本质逻辑完全不同。ARM的引脚是处理器定义好的功能复用不复用由代码和寄存器决定FPGA的引脚是你自己定义的同一个物理引脚想接什么信号都行只要电平标准和电气特性匹配就行。这个差异也解释了为什么FPGA资料里从来不建议把引脚写死在代码里。引脚分配属于约束的一部分在实现阶段才生效。你把代码里的端口名字起好后面分配引脚的时候想绑到哪个物理引脚就绑哪个灵活性比单片机高了一个维度。1.3 EG4S20芯片内部资源速览EG4S20芯片本身核心资源大致是约2万级别的LUT4逻辑单元具体小版本有差异配套的寄存器、触发器内置Block RAM内置SDRAM若干DSP乘法器模块两个PLL锁相环以及LVDS差分IO支持IO电气标准支持常见的LVCMOS33/25/18、LVDS、SSTL等。这个资源量级是什么概念呢。拿它做大型SoC那不可能但做逻辑训练、搭一个简单的小CPU核、做视频时序转换、跑一个卷积运算模块这些是足够的。DSP模块数量虽然不算多但作为学习定点数运算、乘累加结构、FIR滤波器的载体完全OK。两个PLL在入门级里属于正常配置一个负责主时钟一个给外设生成时钟够用。LVDS接口是EG4S20的一个亮点。液晶屏显示、摄像头数据传输、板间长距离互联这些场景都绕不开差分信号。入门板自带LVDS能力的其实不多很多同价位板子只能跑单端IO想做高速图像传输就得换方案。这也是我选它的一个加分项。2. 开发环境搭建TD工具链全流程2.1 获取与安装TD IDE安路的开发环境叫TD IDE官网就能直接下载。安装过程有几个值得注意的点第一安装路径一定不要带中文。这不是玄学很多国产EDA工具的编译器和路径解析对中文路径支持不好一旦路径里有中文综合阶段就会报出各种莫名其妙的错误排查起来极其痛苦我见过不止一个人卡在这个上面。第二安装时把桌面快捷方式勾上后面打开方便。第三首次启动需要注册账号并获取授权流程不复杂按提示填个邮箱就能拿到不用等人工审核这一点比很多国外工具省心太多。装完之后界面很朴素工具栏就那么几个按钮逻辑层次一目了然。我个人的感受是TD的目标用户很明确——就是给做FPGA设计和学习的人用不搞那些华而不实的东西。第一次打开你可能觉得它简陋但真用起来会发现该有的功能全都有而且每个功能都放在该放的位置。2.2 下载器驱动识别板子和电脑的连接走的是USB转JTAG。插上USB线之后第一次识别设备绝大多数情况下系统会装一个通用驱动但TD不认这个通用驱动必须手动安装厂商提供的驱动一般能在TD安装目录的drivers文件夹里找到。这里有一个从Quartus时代就存在的经典坑如果你之前用过别的调试器装过各种USB驱动那么新板子的驱动可能会跟旧的冲突。我的处理方式是先拔掉其他USB调试器在设备管理器里找到带感叹号的设备手动指定驱动路径一步一步来。搞完之后打开TD在下载器列表里能看到设备就说明驱动这关过了。2.3 新建工程与目录规划TD创建一个新工程的流程跟老Quartus非常像File - New Project选器件型号填工程名和路径然后一路Next。器件型号我这块板子上有丝印标注照着选就行第一次别选错选错会导致后面的引脚约束对不上。我强烈建议你在第一次建工程前就规划好目录结构别把所有文件堆在同一个根目录下后面工程文件多了再挪相当于给自己找麻烦。我个人的习惯是rtl/存放所有Verilog源文件sim/存放testbench测试激励constraint/存放引脚约束和时序约束文件doc/放自己画的结构图和笔记工程文件本身放根目录这样做的目的首先是源头清晰其次是后续做版本管理的时候方便。我见过很多新手把工程和源码混在一起提交到仓库一个工程几百兆源码就那么几十个文件那个混乱程度谁体会过谁知道。养成好的工程习惯比多写几个模块重要得多。2.4 TD工具链与主流EDA的差异我用过的FPGA工具主要是Vivado和Quartus切到TD之后最大的感受是简化。TD没有Vivado那种复杂的IP Catalog和总线互联工具IP核的添加方式更接近Quartus的MegaWizard选好IP填好参数生成一个模块化文件例化的时候跟普通模块一样。这对新手非常友好Vivado那种以IP为中心的设计模式新手很容易在配置和连接总线时迷失方向。编译流程上TD把综合、布局、布线、生成比特流打包在一起点一下全部执行。这种做法省心但也有隐患——新手容易只看最后有没有成功不关心中间报告一旦出错不知道是哪一步出的问题。我的建议是至少在入门阶段学会单独执行综合和布局布线逐个看警告和错误。这就像开车自动挡确实好开但你得知道发动机和变速箱大概是怎么配合的出了异响才能判断是哪里的问题。3. 第一个FPGA实验按键控制LED流水灯3.1 需求拆解与设计思路点灯是每个FPGA学习者的第一课但单纯点灯没意思我直接做了个稍微延伸的版本4个LED循环流水间隔0.3秒左右流水方向由一个按键控制按键按下反向松开正向。这个小需求里涉及了FPGA设计的几个核心思想时钟是系统所有逻辑的基准、通过计数器产生节拍信号、移位寄存器描述流动、以及顶层模块与底层逻辑的划分。很多人学FPGA有一个误区上来就翻手册背语法。实际上FPGA设计的核心不是Verilog语法而是你脑子里有没有形成硬件电路的概念。写always块的时候你要清楚综合出来是一堆触发器、一堆查找表、一条条连线而不是一段按顺序执行的程序。这个需求里计数器是时序逻辑移位寄存器是时序逻辑按键方向选择是组合逻辑三个东西怎么配合在动笔之前就应该在脑子里有图。3.2 顶层模块与时钟复位设计顶层模块只需要把输入输出端口声明清楚。总共5个信号50MHz时钟、低有效复位、按键输入、4位LED输出。这里有一个重要概念为什么要有复位信号。FPGA上电瞬间寄存器的初值不确定如果没有复位逻辑把所有状态拉到已知值整个系统一上电就在乱跑仿真都仿不出那种状态。所以绝大多数工程里复位是必不可少的一部分。复位信号选低有效还是高有效看板子设计。开发板上的复位按键我一般按低有效接也就是按键按下时拉低。这个细节不重要重要的是在设计里从上到下保持一致的复位极性混用是最让人头疼的问题。有的模块用高有效复位有的用低有效综合不报错但板子跑起来行为就怪了排查半天才发现是复位极性不统一。3.3 核心逻辑计数分频与移位寄存器核心逻辑分两部分。第一部分是计数器50MHz时钟如果要得到0.3秒的节拍就是50,000,000 × 0.3 15,000,000个时钟周期。所以计数器从0数到14,999,999产生一个单周期的tick信号同时计数器清零重新数。这里有一个值得新手注意的细节分频好的时钟不要直接拿来当主时钟跑逻辑而是用tick信号做使能。理由有二一是门控时钟容易在FPGA里造成时钟偏移影响时序收敛二是用使能信号的方式可以让所有逻辑保持在同一时钟域布局布线更干净。这是FPGA工程师的基本素养从第一个实验就该养成。很多人图省事直接always (posedge clk_div)短期能用但设计复杂之后各种时序问题接踵而来。流水部分用移位寄存器实现。一个4位的寄存器默认值是0001每个tick到来左移一次最高位移到最低位就形成了循环点亮的效果。按键控制方向只需要在移位时改变拼接顺序就行。3.4 完整代码与仿真验证下面是我在这个工程里用的完整代码注释写得比较多方便后来的人看module led_flow( input clk_50m, input rst_n, input key_dir, output reg [3:0] led ); // 0.3s 定时参数50M*0.3 15_000_000 reg [23:0] counter; reg tick; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) begin counter 24d0; tick 1b0; end else if (counter 24d14_999_999) begin counter 24d0; tick 1b1; // 每0.3s产生一个单周期使能脉冲 end else begin counter counter 1b1; tick 1b0; end end // 按键控制流水方向 always (posedge clk_50m or negedge rst_n) begin if (!rst_n) led 4b0001; else if (tick) begin if (key_dir) led {led[2:0], led[3]}; // 循环左移 else led {led[0], led[3:1]}; // 循环右移 end end endmodule写完代码别急着上板先在仿真环境里验证一遍。TD的仿真支持我直接用了ModelSim通过TD菜单可以自动把工程映射成ModelSim工程这个功能对新手比较友好。唯一的问题是ModelSim的版本必须匹配TD的要求版本不对会启动失败报错信息还很隐晦第一次遇到容易懵。仿真时的testbench我建议把时间参数临时改小。比如说如果直接跑0.3秒的计数器仿真器里要跑15,000,000个时钟周期波形图拉出来像一条直线没意义。我的做法是临时把计数器比较值改成小数值比如16个时钟周期产生一个tick这样在仿真波形里能清楚看到LED翻转和移位过程。等逻辑验证通了再改回真实参数去烧录。3.5 引脚约束与一键下载功能仿真通过之后下一步是把逻辑锁到具体的物理引脚上。TD里的引脚分配可以通过图形化工具完成打开引脚分配界面左边是设计里的信号名右边是芯片引脚像填表格一样把信号和引脚对应起来保存之后TD会自动生成约束文件。开发板上LED连接的是哪个引脚看板子丝印或者原理图标注就行。引脚分配有几个坑我踩过一次之后长了记性时钟引脚必须分配在专用时钟输入引脚上不能随便拉到普通IOFPGA内部时钟网络跟普通IO网络是分开的随便接可能导致时钟到达时间不一致同一Bank的IO电平标准必须一致别混用3.3V和2.5V否则电气特性冲突做高速差分信号时LVDS引脚必须是成对的专用差分引脚别拿普通IO硬凑。分配完引脚回到主界面跑综合、布局布线、生成比特流成功之后板子上电在下载界面选择生成的比特流文件点下载。看到4个LED按0.3秒节奏开始流水的时候第一个FPGA实验就算正式跑通了。整个过程从零到点灯算上写代码和仿真不到半天。这个上手速度在国产工具链里确实算快的。注意如果工程里用了多个时钟域引脚约束时一定要优先确认时钟引脚分配到了专用时钟管脚否则后端的时钟树综合会出问题。4. 基础外设驱动从点灯走向控制4.1 按键消抖FPGA里的时间窗口流水灯实验里按键直接用了电平值这在小工程里问题不大。但如果按键是给系统发指令用的直接用电平会出问题。机械按键按下和释放的瞬间会有一系列抖动脉冲持续时间从几毫秒到十几毫秒不等如果不做处理一次按下可能被识别成几十次操作。消抖的本质是一个时间窗口。按键电平变化后保持等待一段时间比如10ms如果这之后电平仍然稳定才认为按键确实按下了。FPGA里常见的实现方式是用计数器累计时间每10ms采样一次按键电平连续若干次采样结果一致才更新按键值。这个设计思路适用于几乎所有带物理按感的输入设备。理解消抖窗口的本质比背一个消抖代码重要得多后面做红外解码、编码器采集、触摸按键检测都是同一套逻辑。4.2 数码管动态扫描开发板上的四位数码管是另一个非常经典的练习项目。四位共阴或共阳数码管需要段选和位选两组信号把每一位都直连到IO上8位段选加4位位选才12根线看起来不多但如果做成更大规模的显示阵列呢IO资源马上就不够用了。数码管的动态扫描就是典型的用时间换空间。让四位数码管轮流被点亮每个位点亮一小段时间比如1ms由于人眼的视觉暂留效应只要刷新频率够快看起来就是四位同时在显示。这个逻辑在FPGA里实现很简单一个扫描计数器在四个位之间循环每个周期把对应位的显示数据送到段选。这个实验的价值在于它让你理解了一个FPGA设计中反复出现的时间分片复用思想。后面的串行接口、总线仲裁、内存刷新本质上都是类似思路的延伸。看似简单的数码管其实藏着很重要的设计方法论。4.3 分频输出与驱动能力板子上的蜂鸣器分有源和无源两类我那块是无源的需要给它提供一定频率的方波才能发出声音。实现方式很简单把50MHz时钟分频到几百赫兹到几千赫兹再送到蜂鸣器的驱动引脚就能听到对应的音调。这一环节有一个容易忽视的点FPGA的IO驱动能力是有限的直接驱动蜂鸣器这种功率稍大的负载可能拉不上去。开发板一般会预留三极管驱动电路但如果你是自己画板子一定要看蜂鸣器的驱动电流和FPGA的输出能力是否匹配。逻辑上没问题的设计到了硬件上跑不出来很多时候不是代码的锅是驱动能力不够。推动不了负载的时候别怀疑代码先查电路。5. 调试技巧与问题排查实录5.1 下载失败问题排查下载失败是新手最常卡住的地方我这段时间遇到的下载问题按出现频率排个序。第一USB驱动不对表现为TD的下载器列表里看不到设备解决方式就是去设备管理器手动指定驱动目录。第二JTAG接线顺序错误如果你不是用原厂下载线而是自己飞线务必核对TCK、TMS、TDI、TDO四根线的顺序错一根整个链路就断了。第三目标板供电不稳有的开发板只通过下载线供电下载线供电能力不强复杂设计跑起来电流增大电压跌落表现为下载到一半失败这种情况给板子外接一个稳定电源问题立刻消失。下载问题排查有个通用思路先看链路再看电源最后怀疑芯片本身。链路就是USB、驱动、JTAG线序电源就是电压和电流这两个排查完基本能解决九成问题。别一上来就怀疑芯片坏了FPGA芯片没那么脆。5.2 时序约束的初步认识和set_input_delay点灯实验用到的约束只有引脚约束但FPGA设计到了一定规模时序约束就是绕不开的坎。很多人在综合布局布线后看到时序报告里一堆红色不知道什么意思。简单理解就是你的逻辑在给定的时钟速度下信号从一级寄存器传到下一级寄存器的路径延迟太长来不及在一个时钟周期内稳定导致时序违例。时序约束里最基本的两个概念是set_input_delay和set_output_delay。它们描述的是数据从外部器件输入到FPGA、或者从FPGA输出到外部器件时相对于时钟边沿的到达时间关系。举个例子如果外部芯片在时钟上升沿后2ns才开始输出数据那你就要用set_input_delay -max 2.0告诉工具输入信号有2ns的延迟工具才能正确分析内部逻辑是否来得及采样。TD的时序约束界面做得比较简洁但基本概念和行业标准一致。理解set_input_delay这类基础概念对于从入门走向进阶的FPGA工程师是必经之路。我建议新手至少把建立时间和保持时间的定义搞清楚再去看完整的时序报告就不那么懵了。5.3 用在线逻辑分析仪抓内部信号FPGA调试有一个尴尬的阶段仿真时逻辑全对烧到板子上就不工作。原因可能是外部电路、可能是电气噪声、也可能是实际线路延迟和仿真模型不一致。这时候在线逻辑分析仪就派上用场了——它相当于一个嵌在芯片内部的示波器可以把想观察的内部信号实时抓下来上传到电脑显示。TD的开发环境里自带了这个功能原理跟Xilinx的ILA类似。使用方法是在工程里插入一个逻辑分析仪IP选择要观测的信号和触发条件然后重新综合布局布线下载之后运行在线分析就能看到信号波形。有个注意点观测信号数量越多、采样深度越大占用的Block RAM越多而Block RAM本身是设计资源。所以调试时只挑关键信号看不要全部抓取。我调试的时候一般抓三五个信号就足够了抓一堆信号除了让波形图密密麻麻之外没有任何好处。5.4 常见错误速查表整理一下这段时间遇到的报错和信息后面应该还会更新现象主要原因处理方法下载器列表为空驱动没装对设备管理器手动指定驱动目录综合报找不到模块模块名不一致或文件没加入工程检查模块名与文件名对应关系引脚约束冲突同一引脚被分配多个信号在引脚分配界面去除冗余绑定布局布线后时序红色路径过长或约束过紧优化逻辑级数或放宽约束下载一半失败供电不足或下载线接触不良外接电源、检查JTAG线序这个表格看着简单但每个坑背后都对应一段折腾的时间。排错这件事经验比天赋重要踩过一次坑下次就有肌肉记忆了。6. 后续学习路线与扩展方向思考6.1 从基础到进阶的学习路径推荐如果你也是学FPGA的新手我建议按这个路径推进组合逻辑与时序逻辑基础 - 状态机设计 - UART通信协议 - 按键消抖和数码管这类基础外设 - FIFO与跨时钟域处理 - 基于内置SDRAM的缓存设计 - 图像采集与显示。这个路径没有跳步。组合逻辑和时序逻辑是语法层面的基础状态机是设计方法学的第一个台阶UART是第一个真实通信协议FIFO和跨时钟域是你从练习走向工程的分水岭。EG4S20内置的SDRAM刚好帮你跨过缓存不够用的坎做图像缓存和数据流控制比纯靠Block RAM舒服太多。状态机、接口时序、数据流控制这三个能力掌握好就具备了做真实项目的基础。6.2 EG4S20适合深挖的几个方向资源摸透之后这块板子有几个方向很值得深挖。第一个是图像处理方向。EG4S20支持LVDS差分IO配合DVP或LVDS接口的摄像头做图像采集、灰度变换、边缘检测、直方图统计再通过显示接口输出是一条完整的图像处理入门链路。很多人说FPGA图像处理门槛高其实从OV5640摄像头采集到VGA显示输出这个链条上的每一个环节都有对应的成熟方案一步一步啃下来收获非常大。第二个是TDC时间数字转换。利用FPGA内部进位链的延迟差异实现高精度的时间间隔测量再通过直方图统计算法做统计分析这个方向在激光雷达、医疗成像里有很实际的应用前景。EG4S20这种20K逻辑规模的芯片做TDC是可行的很多做TDC直方图的课题就是在这个量级的FPGA上完成的。进位链的延迟测量、温度漂移补偿、直方图累加逻辑每一个点都值得单独开一篇去讲。第三个是定点数运算原理。FPGA算法设计里很少直接用浮点数因为浮点资源消耗太大大部分信号处理都用定点数做。理解定点数的Q格式、溢出处理、舍入规则是在FPGA里做算法的基础功课也是从会写Verilog到会做算法的必经之路。用EG4S20的DSP模块搭一个定点数滤波器是性价比极高的练习。6.3 关于更高阶接口的现实认知热搜词里出现了MIPI、DDR4、PCIe这些高级接口但作为一个学习者我想诚实地说一句EG4S20这块芯片的定位就是入门到中级MIPI和DDR4并不适合在这个量级的芯片上强求。MIPI的物理层要求高速串行收发器DDR4需要DDR PHY硬核和精细的时序训练PCIe更是需要硬核或大量逻辑资源去模拟这些不是靠堆代码就能解决的。对这块板子的合理规划是做好基础逻辑、状态机、通信协议、缓存设计、图像采集与显示打牢基本功。等需要高级接口时再根据项目需求切换到支持相应硬核的高端型号。适可而止也是工程师的一种能力知道什么项目用什么芯片比什么都想硬塞进一颗入门芯片里高级得多。写在最后这段时间用下来我对安路EG4S20的整体评价是值。几百块钱的板子从工具链到内置资源能让你把FPGA的核心基本功踏踏实实过一遍还能顺手做点图像处理、TDC这类有意思的东西。诚然它和高端芯片还有差距但作为学习平台它做到了不卡脖子学习过程中需要的外设、接口、存储资源都给全了。最后分享一个个人小经验学FPGA千万别只盯着教程抄代码每做完一个实验强迫自己改一改逻辑再下载看效果。哪怕只是改改流水灯的速度、改改按键的方向、换一种消抖的写法这个动手改的过程会让你对硬件逻辑的理解深刻很多。代码看十遍不如自己改一遍这是PCB和FPGA这类硬件学习里最朴素的道理。下一辑我打算写写基于EG4S20内置SDRAM的图像缓存实验感兴趣的话可以持续关注。