GPT-6能画PCB，硬件工程师的护城河是Layout基本功

这几天工作群快被一个标题刷屏了“GPT-6 都能自己画 PCB 了硬件和 Layout 工程师的饭碗还保得住吗”说实话第一次看到那段 AI 从需求一路生成原理图、布局布线、最后交出 Gerber 的演示我心里也咯噔了一下。但冷静下来把整个硬件开发流程重新走了一遍我发现问题的答案没那么简单。这篇东西不是来给大家灌鸡汤的我也不会说“AI 永远取代不了工程师”这种空话。我更想做的是把 AI 画板这件事拆开看它到底能做到哪一步卡在哪里硬件工程师每天真正在做的那些事哪些是 AI 最擅长的哪些是它根本摸不着边的顺手再把最近各个群里高频讨论的 PCB 布局、布线、覆铜、DRC 这些实操干货理一遍。无论你是刚入门想画第一块板子的新手还是被项目追着跑的 Layout 老手都能在里面找到点能用上的东西。1. 先冷静下来GPT-6 画 PCB 到底“画”到了什么程度1.1 从一句话到一叠文件AI 设计 PCB 的完整链条OpenAI 从 GPT-5 到 GPT-6 的迭代周期明显在缩短整个行业对 agent 能力的预期也被炒得很高。现在你确实可以给这类大模型一个任务描述然后让它分解需求、生成原理图、整理元器件清单、给出网表甚至在简单的两层板上完成大部分布局布线最后输出制造文件。如果只是看这套流程的演示确实很有冲击力。但你注意看细节会发现目前这类演示绝大多数停留在“看起来完整”的阶段。模型内部的训练数据里包含了大量开源硬件项目、参考设计和 EDA 脚本所以它很擅长拼凑出一个“标准答案”式的板子——符号能用封装能对上部分走线也符合常见规则。可这个“标准答案”距离一块能交到板厂、能通过认证、能在产品里稳定跑上几年的板子还隔着非常远的距离。这里我就想到网上关于所谓“跑分作弊”的争论。模型在基准测试里拿高分和在实际工程里解决复杂问题本来就是两回事。PCB 设计尤其如此因为基准测试里没有“这颗料断货了”“这块板子过不了 EMC 认证”“这个接插件装不进外壳”这样的脏活。1.2 演示和量产之间隔着三座大山第一座大山是元器件供应链。做过硬件的人都知道选型不是从 Datasheet 里挑个参数好看的就完事。你要考虑交期、库存、替代料、成本、供货周期。AI 很可能选了一颗性能不错但已经进入 EOL停产状态的芯片或者交期 52 周的关键物料。这种事在真实项目里是灾难级别的。第二座大山是物理世界约束。PCB 不是一张平面图它是三维产品里的零件。板子的形状要配外壳接口位置要对着开孔发热器件要放在能散热的地方高速信号要考虑阻抗匹配电源网络要考虑噪声和压降。这些约束很大一部分不在训练数据里模型看再多开源板卡也学不会“你的产品外壳是这么个奇怪的形状”。第三座大山是生产工艺。板厂能做的线宽线距、最小孔径、阻焊桥、拼板方式、工艺边、板厚铜厚组合每一项都有自己的 DFM 规则。AI 画的图再漂亮要是板厂跟一句“你这焊盘开窗不对做出来会偏移”整个文件就得回炉。更不用说安规、EMC、防静电这些需要经验和测试来背书的环节。所以我的结论是GPT-6 这类工具确实已经在某些环节上能干活了但“能干一点活”和“替代一个工程师”是两个完全不同的概念。接下来我就从硬件工程师真正在做的事情出发看看哪些是它真正啃不动的。2. 硬件设计里那几块硬骨头AI 现在还是咬不动2.1 系统需求与方案权衡硬件设计的起点从来不是画板很多外行以为硬件工程师就是画原理图、布线的。实际上这两件事在完整项目里的占比远没有想象中高。真正的硬件设计往往从一连串问题开始这个产品要卖多少钱功耗限制是多少需要哪些接口选哪家主控平台软件那边能不能配合方案是用 MCU 加分立器件还是直接上 SoC这些都是需求层面的博弈没有确定答案。这种工作本质上是“在模糊的目标下做权衡”而 AI 最擅长的恰恰是在目标明确、约束清晰的环境里做搜索和优化。你跟模型说“帮我选一颗支持 USB 和 CAN 的低功耗 MCU”它能给你一长串清单。但你问它“我这产品预算只能给主控留 12 块钱BOM 总成本要压在 60 以内量产至少三年不能停产你帮我定个方案”它大概率会给你一堆看起来合理但完全没法落地的答案。这个判断还是得靠人对供应链、产品定位和风险的把握。顺便说一句很多硬件工程师面试题看起来在考知识其实考的就是这种权衡能力。比如“0.3mm 的走线能过多少电流”答案不是背一个数字而是你知不知道 1oz 铜厚下的电流密度经验值、环境温度、允许温升、走线长度对结果的影响。这类题没有标准答案AI 能给你一个标准回复但面试官想听的是你下这个判断时的思考路径。2.2 信号完整性、电源完整性与电磁兼容工程判断不是查表电脑里的 PCB 设计规则本质上是很多经验的数字化。但经验不能完全数字化因为真实世界不按规则表运行。简单举例一对差分线要不要等长你可能知道要但等长差多少以内能接受0.5mm 还是 2mm这取决于信号速率、接口标准、驱动器的输出预加重甚至和走线所在层、参考平面切割都有关系。没有一套规则能覆盖所有场景这也是为什么仿真和实测缺一不可。AD/DA 这类混合信号电路尤其典型。网上经常讨论的 ADC/DAC 布局三大要点——时钟抖动、电源噪声、模拟输入与数字信号的隔离——每一条背后都是实测踩坑踩出来的经验。比如晶振靠近 ADC 时钟引脚没问题但晶振位置如果靠近一块开关电源的走线抖动直接把你信噪比拉下来几个 dB。这种问题AI 生成的规则文件里根本不可能预见到。电源设计更是如此。你在网上搜“双向 buckboost 硬件计算”能出来一堆现成公式。但真正做到一块电源板你要关心环路稳定性、电感选型、MOSFET 驱动、布局寄生、散热和纹波。这些计算往往套着好几个相互制约的变量改一个参数其他全都跟着变。AI 可以帮你重算一遍参数表但“算完以后这个方案能不能稳定工作”的结论必须靠硬件工程师在调试台上拿示波器去验证。我个人的感受是这部分工作是教科书和数据库都装不下的因为它的核心是“在不确定性里做判断”。工程师每天面对的不是完美的输入而是“这颗芯片暂时买不到用那颗替代但替代料的时序差了 20ns要不要改设计”这样纠缠的问题。2.3 嵌入式、调试与产线画完板子才是麻烦的开始PCB 画完投出去硬件工作才刚开头。回来之后要焊接、上电、跑测试。固件点不亮是软件的问题但电源纹波大了、地弹噪声影响了复位、串口波形畸变导致烧录失败这些都是硬件要扛的事。网上那些“Keil 安装 pack 报硬件错误”“Windows 提示驱动数字签名验证失败”之类的求助帖其实每天也都在硬件工程师的日常里悄悄出现——它们大多不是软件问题而是硬件连接、电源稳定性或者驱动策略的锅。所以你看硬件工程师的所谓“饭碗”不只是一个画图的岗位更是一个对结果负责的岗位。AI 可以帮你出草稿、查资料、写脚本但它不会在凌晨两点蹲在实验室里拿热风枪换一颗电容也不会因为产线良率掉了一个点跑去跟板厂开会对参数。这层“现场感”和责任链是当前任何模型都替代不了的。3. 与其焦虑饭碗不如看看 PCB Layout 的真功夫从原理图到可量产板卡接下来这部分是给所有正在画板或准备学画板的同学看的。不管 AI 以后能帮多少忙你自己脑子里有没有一套扎实的 Layout 方法论才是决定你干活质量的关键。我按项目推进的顺序把最核心的几个环节过一遍重点是讲清楚底层的“为什么”而不只是“怎么做”。3.1 布局决定板子成败的第一件事布局绝对是最体现工程师水平的一步因为它是在最模糊的信息阶段做最影响终局的决策。同一张原理图给不同人布局出来的板子性能可以差一个数量级。第一原则是功能分区。先把板子按照电源区、模拟区、数字区、接口区、主控区划好地盘然后再把器件往里面填。电源部分要靠近输入接口主控尽量放中间高速接口远离板边模拟部分和数字部分尽量不要交叠。你想象一下盖房子功能分区就是户型设计走线就是室内管线户型要是反了后面管线再漂亮也没用。第二原则是去耦电容就近放。每个芯片的电源引脚旁边都要有高频去耦电容0.1μF 的 MLCC 尽量紧贴引脚中间不要隔太长走线最好先经过电容再到引脚。原理是去耦电容要给高频开关电流提供低阻抗回路离得越远回路电感越大滤波效果越差。第三原则是特殊器件特殊照顾。晶振不要放在板边不要放在 I/O 接插件附近下面一层尽量铺完整地平面ADC/DAC 的参考电压、模拟电源引脚周围不要走数字信号线开关电源的电感和二极管下方尽量不要走敏感信号。这些都不是“好看”的问题每一条都对应真实的噪声耦合路径。关于 ADC/DAC 的布局我总结三个需要特别注意的要点一是时钟源和时钟走线要短最好用地包住避免和其他数字信号平行二是模拟电源和数字电源先分开滤波再汇聚必要时用磁珠或 LC 隔开三是模拟输入走线要尽量避开开关节点和数字总线特别是那些频率高的翻转信号。3.2 走线宽度、回流、3W 原则和差分等长的底层逻辑布局定完之后就是布线。这里最常被问到的就是“走线多宽合适”尤其是网上热度一直很高的“0.3mm 能过多少电流”。先给一个实用经验值常规 1oz约 35μm铜厚、自然散热条件下1mm 宽的走线大概能长期承载 1A 左右的电流允许温升 10℃ 上下。按这个比例估算0.3mm 走线大概也就 0.3A 到 0.5A 的长期过流能力。注意这只是经验估算实际还要看走线长度、铜厚、散热条件、环境温度和允许温升。如果你拿不准就用两条线并联或者直接加宽到 0.5mm 以上成本增加很小但安全余量大了很多。走线不光要关心宽度回流路径同样重要。高速信号的回流电流会沿着参考地平面走如果地平面被切了一条缝回流电流就只能绕路绕路就产生环路面积环路面积一大辐射和串扰全来了。所以尽量保持高速信号下方的地平面完整实在必须分割时不要让高速线跨过分割区。信号线之间的间距可以记住 3W 原则相邻走线的中心距取线宽的 3 倍可以把串扰控制在比较可接受的水平。当然这只是一个参考不是万能规则。高速总线、敏感模拟线或时钟线该拉开就拉开必要时加地线隔离。差分线要保持等长和紧耦合两边尽量对称减少共模噪声。等长的目的不是追求绝对相等而是把差分对内部的时间偏斜控制在小范围内。紧耦合则是让差分信号的回流路径稳定抗干扰能力更强。实际做的时候差分对尽量同层同参数少打过孔非要换层时至少要有连续的参考平面。3.3 覆铜、挖空与平面完整性容易翻车的高频操作大面积铺地铜皮是 Layout 里非常常用的操作它可以降低地阻抗、给信号提供完整回流路径。但覆铜也不是随便铺就完事最容易翻车的几个点我挨个说一下。第一是死铜。当一块铜皮只有支离破碎的连接或者完全不连接时就成了死铜。它本身没有电气作用反而可能当天线或者造成板厂蚀刻不均匀。铺完铜以后一定要做检查把孤立铜皮删掉或者用过孔连上。第二是挖空。比如天线区域、变压器底下、某些高压隔离区域都需要把对应位置的铜皮挖空。AD20 里可以在需要挖空的区域画一个闭合区域然后通过多边形铜皮管理器给铜皮添加 Cutout重新铺铜后这块区域就会自动让开。这里常见问题就是坐标偏移画 Cutout 之前一定确认是在同一个层、同一个坐标体系下操作。第三是热焊盘。铜皮直接大面积连到焊盘上焊接时热量会被铜皮快速带走虚焊率明显上升。所以 IC、接插件这类需要焊接的焊盘连接铜皮的方式尽量改成热焊盘花焊盘这样既保证电气连接也给焊接留了热阻。3.4 DRC 不是摆设把错误在投板前烧干净投板之前DRC设计规则检查是最后一道防线也是很多新手最容易跳过的一步。AD20 的 DRC 配置里至少要把这几项打开间距规则、线宽规则、短路检查、未连接网络检查、丝印到焊盘距离检查。间距规则没什么好说的就是所有铜皮对象之间的最小距离根据板厂工艺能力来设。线宽规则是按网络定义的最小/最大线宽比如电源网络线宽设 0.5mm信号网络设 0.15mmDRC 跑的时候会自动比对。短路检查负责抓那种两条网络被同一块铜皮连在一起的灾难性错误未连接网络则专门抓“原理图看着连了实际 PCB 上没通”的问题。跑完 DRC 之后我习惯再人工过一遍报错列表不能直接一键忽略。有些报错是误报可以放行但每一处 Ignore 都要有理由。这个习惯能救命的次数比我愿意承认的多得多。投出去之后的板子如果回来才发现问题一个批次就是几万块钱和几周时间的代价。4. 高频热搜工具链实测复盘AD20、PADS、Cadence 和嘉立创 EDA聊完方法论再聊聊工具。最近社区里关于 Layout 工具的问题也挺多从“AD20 导入 Gerber 转 PCB 怎么搞”到“PADS 的覆铜平滑半径在哪设置”再到“Cadence 的板层怎么设置”。我按自己用过的经验把几款主流工具的应用场景和常见坑串一遍。4.1 四把尺子不同场景选不同的量具主流的 PCB 工具各有侧重我先把各自适合的方向捋清楚Altium DesignerAD20/AD 系列上手快集成度高适合中小团队和快速迭代原理图和 PCB 之间交互方便。PADSPowerPCB 演进版老牌工具在通信、消费电子领域占有率很高尤其适合复杂规则和多人协作的项目。Cadence Allegro企业级应用非常广适合高速高密度板卡、服务器、通信设备这类复杂板子约束驱动设计的体系很成熟。嘉立创 EDA在线轻量级工具和嘉立创自身制造工艺库打通从画板到下单的链路短很适合学习、DIY 和小批量产品。选工具这事说实话没有绝对的好坏更多是看团队和项目。你一个人做小批量产品用 Cadence 反而可能被库文件管理拖累在大公司做十层高速板用嘉立创 EDA 也许就不够用。重要的是先在一种工具上把方法论练透换工具只是快捷键的事。4.2 AD20 里的高频操作挖空铜皮、导入 Gerber 转 PCB 和 DRC先讲挖空铜皮。很多新手在天线或者隔离区域需要挖空时不知道怎么下手。AD20 里最稳妥的做法是先在对应层画好闭合的挖空区域然后选中它在 Polygon Pour 管理器中选择“添加挖空区域”或者直接放置 Polygon Pour Cutout放好后铜皮会自动让开。如果铜皮已经铺好了可以在多边形属性里选择“插入挖空”再重新铺一遍铜。这里有个小坑挖空区域务必放在正确的层别放在机械层最后忘删板厂打样回来你就知道什么叫寸土不让。再说导入 Gerber 转 PCB。这功能最常用的场景是拿到一叠别人发来的 Gerber 文件想看板子的实际布线效果或者验证一下自己导出的制造文件有没有问题。操作路径是 File - Import - Gerber选择对应文件和钻孔文件后AD 会重建出一个个图形对象。需要注意的是导入时的格式设置包括单位公制还是英制、前导零还是后导零、坐标格式这些一旦选错图形就会整体错位。我建议先打开一个已知正确的 Gerber 文件测试参数再批量导入其他层。DRC 这块上面说过再补充一个细节AD20 里 DRC 规则是按优先级来的多套网络规则如果有重叠高优先级的会先生效。改完规则以后记得跑一遍 Validate 检查语法不然规则没生效你跑十遍 DRC 也报不出真问题。4.3 PADS Layout 的细节问题覆铜平滑半径、默认间距和报错自动关闭PADS 的覆铜平滑半径是个很典型的细节功能。画好铜皮以后在铜皮属性面板里能找到 Smooth Radius 选项把它设成比如 0.5mm 或 1mm铜皮拐角就会变成圆角。这样做的意义不只是美观尖角铜皮在蚀刻时容易产生铜屑残留抗电应力的能力也差一些做高压板或高频板时更值得注意。PADS 里查默认间距路径在 Design Rules - Default 的 Clearance 页面。不同对象的间距走线到走线、走线到焊盘、焊盘到铜皮等都可以分别设置。如果你看到板子上有间距报错先去看是不是默认规则设得太严很多自动布线工具跑不出来就是因为默认间距跟实际情况差太多。再就是很多人遇到的“PADS 文件打开就报错自动关闭”。这个问题的常见原因有几个一是文件存在中文路径或中文用户名下EDA 工具普遍对非英文字符支持不好强烈建议把文件和库全部放在纯英文路径二是封装库缺失打开文件时找不到对应 Decal程序直接崩三是文件格式版本不兼容高版本打开的工程被低版本打开概率性损坏。处理方式就是先备份原文件然后尝试用 File - Library 检查和补全封装再把文件另存为较低版本或重新导入。4.4 Cadence 的叠层与封装嘉立创 EDA 的快捷链路Cadence Allegro 的板层设置主要是在 Cross-Section叠层编辑器里进行。你可以在这里配置层数、每层的铜厚、介质材料、介质厚度。这些参数不仅决定板子的物理结构也直接关系到叠层阻抗的计算所以设置前一定要和板厂沟通好最终叠层别自己拍脑袋设一个板厂按自己工艺给你重新叠前面算的阻抗全白搭。Cadence 里封装导入 PCB 是另一个高频问题。很多新手被卡在“原理图里器件有了PCB 里就是放不出来”这种状态大多是封装库路径配置问题。Cadence 的库管理非常严格必须在 Library 路径里同时配好符号库、焊盘库和封装库缺一个都放不出来。先把 Padstack 和 Package Symbol 的路径加上再去 Place 里刷新和放置。嘉立创 EDA 是这几年后起之秀对新手尤其友好。它的优势在于和嘉立创的制造端深度绑定下单前会自动检查最小线宽、最小间距、最小孔径这些工艺参数基本不会出现“画的时候觉得自己很行下单时被工艺规则狂扇”的情况。在线协作、元件库丰富适合从 0 到 1 的阶段。我的建议是新手可以用它练手第一块板子但高速、射频、多板互联这类进阶需求还是早点回到 AD 或 Cadence 体系里系统学习。5. 当 AI 成为你的“万人协作画图员”新协作模式下的硬件工程师生存手册说完 AI 的边界和 Layout 的干货我想认真聊一下未来的工作方式。我不认为硬件工程师会消失但我也不觉得每个人都能轻松保住饭碗。关键在于你会不会把 AI 当工具用而不是站在原地等它来替换你。5.1 AI 现在能帮上忙的几个务实场景以目前大模型的能力在硬件开发流程里真正能落地的帮忙主要集中在下面这些场景批量生成和转换文件、脚本。比如把一套原理图导出成特定格式网表、批量修改封装属性这类重复劳动 AI 写脚本很在行。整理和检索技术资料。从几十页的 Datasheet 里快速提取关键参数、对比不同型号的区别AI 的效率远超人工翻页。生成辅助调试代码。自动写一段测试脚本去控制仪器或者生成上位机的小工具能省不少时间。辅助解读报错。DRC 报错、编译报错、驱动安装报错把错误日志丢给模型它能给出合理的排查方向最后还是要人去验证。生成项目文档。设计说明、评审材料、生产文档这些“看不见但必须做”的活AI 能帮你搭好框架。5.2 你出判断它出草稿提示词信息越具体输出越能落地和 AI 协作这件事我发现一个规律你给它的上下文越具体它给你的东西越能用。比如你直接问“帮我设计一个电源”它只能给一套教科书方案但如果你把输入电压范围、输出电压、最大负载电流、纹波要求、尺寸限制、成本目标、可用的器件库全喂给它它能给出的方案就更有参考价值。这就是把 AI 当“万人协作画图员”来用的意义。画图员不需要自己做决策但它要按你的意图高效执行。你要做的不是跟它比画得快而是把决策质量提上去选什么方案、用什么料、保什么指标、放什么位置这些判断在你手里。它负责把草稿铺满桌面你负责挑出能用的那张继续深化。5.3 硬件工程师真正的护城河对结果负责的现场感最后想聊聊心态。这几年技术迭代确实快GPT-5 到 GPT-6 的间隔之短让不少人心慌。但仔细想想CAD 软件出现的时候手绘板图的工程师慌过一轮EDA 自动布线普及的时候纯手工拉线的工程师又慌过一轮。每一轮工具升级淘汰的从来都是“只会用工具的人”留下来的是“懂原理、对结果负责、能扛项目”的人。你问我 GPT-6 能画 PCB 了硬件工程师慌不慌我的答案是慌一下可以但别慌太久。真正值得慌的是如果画了五年板子你还没有建立自己的判断体系——不知道为什么这么布线、不知道改一个参数会带来什么连锁反应、出了问题不知道怎么定位。这个判断体系和现场责任感才是 AI 到现在还啃不动的硬骨头。我个人在实际操作中的体会是无论工具怎么换最后测板子的时候我还是会习惯性地拿起那台用了快十年的万用表。它能做的测量几十年前的型号也能做但就是离不开。AI 一样它是新工具不是新物种。与其讨论“饭碗保不保得住”不如早点把它请进工作流里让它替你扛掉那些重复、琐碎、低价值的活把省下来的时间拿去干硬件工程师真正该干的事——做判断、扛责任、解决别人解决不了的问题。如果你也在画板我的建议很简单该学的 Layout 原理一门都别落下该试的 AI 工具也大胆去试。工具会一直变但一个会思考、能落地、对结果负责的硬件工程师到什么时候都有饭吃。